// this file is generated by topld.pl 
// please don't edit it. 
// input pins 
// output pins 
// internal nodes 
// code nodes 
// equations 
// c1: c_us 
// c2: c_us 
// c3: c_us 
// e1: n8881n 
// h2 = !(d2 & f2); 
// j2 = !(f2 & e2); 
// e1 = !(b1 & c1); 
// d1 = !(c1 & a1); 
// e2: n8881n 
// n2 = !(k2 & m2); 
// p2 = !(m2 & l2); 
// l1 = !(h1 & j1); 
// k1 = !(j1 & f1); 
// e3: n8881n 
// u2 = !(r2 & t2); 
// v2 = !(t2 & s2); 
// s1 = !(n1 & p1); 
// r1 = !(p1 & m1); 
// open collector 'wire-or's 
module m106a (a1, b1, c1, d1, d2, e1, e2, f1, f2, h1, h2, j1, j2, k1, k2, l1, l2, m1, m2, n1, n2, p1, p2, r1, r2, s1, s2, t2, u2, v2);
input a1;
input b1;
input c1;
output d1;
input d2;
output e1;
input e2;
input f1;
input f2;
input h1;
output h2;
input j1;
output j2;
output k1;
input k2;
output l1;
input l2;
input m1;
input m2;
input n1;
output n2;
input p1;
output p2;
output r1;
input r2;
output s1;
input s2;
input t2;
output u2;
output v2;


assign d1 = (c1 & a1)? 1'b0: 1'bz;
assign e1 = (b1 & c1)? 1'b0: 1'bz;
assign h2 = (d2 & f2)? 1'b0: 1'bz;
assign j2 = (f2 & e2)? 1'b0: 1'bz;
assign k1 = (j1 & f1)? 1'b0: 1'bz;
assign l1 = (h1 & j1)? 1'b0: 1'bz;
assign n2 = (k2 & m2)? 1'b0: 1'bz;
assign p2 = (m2 & l2)? 1'b0: 1'bz;
assign r1 = (p1 & m1)? 1'b0: 1'bz;
assign s1 = (n1 & p1)? 1'b0: 1'bz;
assign u2 = (r2 & t2)? 1'b0: 1'bz;
assign v2 = (t2 & s2)? 1'b0: 1'bz;
endmodule