// this file is generated by topld.pl 
// please don't edit it. 
// input pins 
// output pins 
// internal nodes 
// code nodes 
// equations 
// c1: c_us 
// c2: c_us 
// c3: c_us 
// c4: c_us 
// c5: cpol_use 
// e1: sn74h53 
// j2 = !(b1 & a1
//          # c1 & d1
//          # e1 & h2 & f2
//          # e2 & d2); 
// !j2 = !j2; 
// e2: sn74h53 
// p2 = !(f1 & h1
//          # k2 & l2
//          # l1 & n2 & m2
//          # k1 & j1); 
// !p2 = !p2; 
// e3: sn74h53 
// v2 = !(m1 & n1
//          # r2 & s2
//          # s1 & u2 & t2
//          # r1 & p1); 
// !v2 = !v2; 
// open collector 'wire-or's 
module m127x (a1, b1, c1, d1, d2, e1, e2, f1, f2, h1, h2, j1, j2, k1, k2, l1, l2, m1, m2, n1, n2, p1, p2, r1, r2, s1, s2, t2, u2, v1, v2);
input a1;
input b1;
input c1;
input d1;
input d2;
input e1;
input e2;
input f1;
input f2;
input h1;
input h2;
input j1;
inout j2;
input k1;
input k2;
input l1;
input l2;
input m1;
input m2;
input n1;
input n2;
input p1;
inout p2;
input r1;
input r2;
input s1;
input s2;
input t2;
input u2;
output v1;
inout v2;


assign j2 = ~((b1 & a1
                | c1 & d1
                | e1 & h2 & f2
                | e2 & d2));
assign p2 = ~((f1 & h1
                | k2 & l2
                | l1 & n2 & m2
                | k1 & j1));
assign v2 = ~((m1 & n1
                | r2 & s2
                | s1 & u2 & t2
                | r1 & p1));
endmodule