// this file is generated by topld.pl 
// please don't edit it. 
// input pins 
// output pins 
// internal nodes 
// code nodes 
// equations 
// c1: c_us 
// c2: c_us 
// c3: c_us 
// c4: c_us 
// e1: sn74h55 
// c1 = !(h2 & f2 & e2 & d2
//          # d1 & e1 & f1 & h2); 
// !c1 = !c1; 
// e2: sn74h55 
// b2 = !(l2 & k2 & j2 & k1
//          # b1 & h1 & j1 & l2); 
// !b2 = !b2; 
// e3: sn74h55 
// l1 = !(n_t_17x & n_t_18x & n_t_19x & n_t_20x
//          # n_t_22x & n_t_21x & n_t_23x & n_t_17x); 
// !l1 = !l1; 
// e4: sn74h55 
// r1 = !(n_t_24x & n_t_25x & n_t_26x & n_t_27x
//          # n_t_1x & n_t_28x & n_t_29x & n_t_24x); 
// !r1 = !r1; 
// open collector 'wire-or's 
module m129a (b1, b2, c1, d1, d2, e1, e2, f1, f2, h1, h2, j1, j2, k1, k2, l1, l2, n_t_17x, n_t_18x, n_t_19x, n_t_1x, n_t_20x, n_t_21x, n_t_22x, n_t_23x, n_t_24x, n_t_25x, n_t_26x, n_t_27x, n_t_28x, n_t_29x, r1);
input b1;
output b2;
output c1;
input d1;
input d2;
input e1;
input e2;
input f1;
input f2;
input h1;
input h2;
input j1;
input j2;
input k1;
input k2;
inout l1;
input l2;
input n_t_17x;
input n_t_18x;
input n_t_19x;
input n_t_1x;
input n_t_20x;
input n_t_21x;
input n_t_22x;
input n_t_23x;
input n_t_24x;
input n_t_25x;
input n_t_26x;
input n_t_27x;
input n_t_28x;
input n_t_29x;
inout r1;


assign c1 = ~((h2 & f2 & e2 & d2
                | d1 & e1 & f1 & h2));
assign b2 = ~((l2 & k2 & j2 & k1
                | b1 & h1 & j1 & l2));
assign l1 = ~((n_t_17x & n_t_18x & n_t_19x & n_t_20x
                | n_t_22x & n_t_21x & n_t_23x & n_t_17x));
assign r1 = ~((n_t_24x & n_t_25x & n_t_26x & n_t_27x
                | n_t_1x & n_t_28x & n_t_29x & n_t_24x));
endmodule