// this file is generated by topld.pl 
// please don't edit it. 
// input pins 
// output pins 
// internal nodes 
// code nodes 
// equations 
// c1: c_us 
// c2: c_us 
// c3: c_us 
// c4: c_us 
// e1: sn74h55 
// c1 = !(h2 & f2 & e2 & d2
//          # d1 & e1 & f1 & h2); 
// !c1 = !c1; 
// e2: sn74h55 
// b2 = !(l2 & k2 & j2 & k1
//          # b1 & h1 & j1 & l2); 
// !b2 = !b2; 
// e3: sn74h55 
// l1 = !(n1 & p2 & p1 & r2
//          # m2 & m1 & n2 & n1); 
// !l1 = !l1; 
// e4: sn74h55 
// r1 = !(v2 & v1 & u2 & u1
//          # s2 & s1 & t2 & v2); 
// !r1 = !r1; 
// open collector 'wire-or's 
module m129x (b1, b2, c1, d1, d2, e1, e2, f1, f2, h1, h2, j1, j2, k1, k2, l1, l2, m1, m2, n1, n2, p1, p2, r1, r2, s1, s2, t2, u1, u2, v1, v2);
input b1;
output b2;
output c1;
input d1;
input d2;
input e1;
input e2;
input f1;
input f2;
input h1;
input h2;
input j1;
input j2;
input k1;
input k2;
output l1;
input l2;
input m1;
input m2;
input n1;
input n2;
input p1;
input p2;
output r1;
input r2;
input s1;
input s2;
input t2;
input u1;
input u2;
input v1;
input v2;


assign c1 = ~((h2 & f2 & e2 & d2
                | d1 & e1 & f1 & h2));
assign b2 = ~((l2 & k2 & j2 & k1
                | b1 & h1 & j1 & l2));
assign l1 = ~((n1 & p2 & p1 & r2
                | m2 & m1 & n2 & n1));
assign r1 = ~((v2 & v1 & u2 & u1
                | s2 & s1 & t2 & v2));
endmodule